5月25日、ファーウェイの取締役でありハイシ半導体の社長である何庭波氏は、上海で開催されたIEEE国際回路・システムシンポジウム（ISCAS 2026）にて基調講演を行い、「タオ（τ）法則」を正式に提唱した。この法則では、従来のムーアの法則が依拠する『幾何学的縮小』に代わり『時間的縮小』が用いられる。核心技術は『ロジックフォールディング』と呼ばれ、平面回路を垂直に積層することで信号伝播遅延を短縮しトランジスタ密度を向上させるものだ。これはインテルのFoverosやAMDのV-Cacheといった3Dパッケージング技術と似ているが、EUV露光装置を必要とせず独自に実現可能である。何庭波氏によれば、ファーウェイは過去6年間にわたりこの原理に基づき381種類のチップを秘密裏に設計・量産してきた。これは2019年の米国による制裁を受けて彼女が率いた『莫邪』研究チームの成果だ。5月27日には、ファーウェイ金融システム部のCTOである鄭俊氏が深センで開催された『鳳凰湾区財経フォーラム・金融サミット』にて、タオ法則に基づくチップが間もなく発売されるMate 90に搭載されることを改めて明らかにし、その製造プロセス性能は業界の3nmレベルに達していると述べた。
公開されている性能データによれば、秋に発売予定のMate 90に搭載される麒麟2026チップのトランジスタ密度は238 MTr/mm²に達し、これは麒麟9030 Pro比で53.5％の増加となる。理論上はインテルの18Aプロセスと同等で、TSMCの初期3nmレベルにも近い。またPコアのエネルギー効率は41％向上し、最大動作周波数も12.7％増の3.1GHzに達した。このチップは中芯国際がDUV露光機を用いて製造している。中信建投のアナリストらは事前に『テスト結果は予想を大きく上回り、Apple A18より高性能でTSMCの3nmプロセス並み』と予測していた。ファーウェイが示したタオ法則のロードマップによれば、2031年までにトランジスタ密度400 MTr/mm²以上、最大動作周波数5.0GHzという目標が掲げられており、これは当時の1.4nmプロセス水準に対応する。業界専門家らは『ロジックフォールディング自体は新しい原理ではないが、制裁下でもDUV装置のみで量産を実現した点に大きな戦略的意義がある』と指摘しており、今後は昇腾AIチップやデータセンタークラスターへと展開され、国内市場で入手困難となっているNVIDIA製品の代替として活用される見込みだ。