Le 25 mai, He Tingbo, directrice de Huawei et présidente de HiSilicon, a prononcé un discours lors du Symposium international IEEE sur les circuits et systèmes (ISCAS 2026) à Shanghai. Elle y a officiellement présenté la « loi Tao (τ) » : ce concept remplace la « miniaturisation géométrique » caractéristique de la loi de Moore par une « miniaturisation temporelle ». La méthode clé est le « pliage logique » (LogicFolding), qui consiste à empiler verticalement des circuits bidimensionnels afin de réduire les délais de propagation des signaux et d’augmenter la densité des transistors. Cette approche rejoint en partie les techniques de packaging 3D telles que Foveros d’Intel ou V-Cache d’AMD, mais elle est mise en œuvre indépendamment, sans recourir aux machines de lithographie EUV. He Tingbo a précisé qu’au cours des six dernières années, Huawei avait conçu et produit en série 381 puces selon ce principe, grâce au groupe de recherche « Moye » qu’elle avait créé après les sanctions américaines de 2019. Le 27 mai, Zheng Jun, CTO du département systèmes financiers de Huawei, a confirmé lors du Forum économique de la baie de Phoenix à Shenzhen que les puces développées selon la loi Tao équiperont le futur Mate 90 ; leurs performances en matière de procédé seraient comparables à celles d’un procédé de 3 nm.
D’après les données publiées, la puce Kirin 2026 intégrée au Mate 90 (attendue à l’automne) présente une densité de transistors de 238 MTr/mm², soit une hausse de 53,5 % par rapport à la Kirin 9030 Pro. En théorie, cette valeur égalerait celle du procédé Intel 18A et se rapprocherait du premier procédé 3 nm de TSMC. L’efficacité énergétique des cœurs P augmente de 41 %, tandis que leur fréquence maximale grimpe de 12,7 % pour atteindre 3,1 GHz. La fabrication est assurée par SMIC à l’aide de machines de lithographie DUV. Des analystes de CITIC Securities avaient déjà anticipé que les tests montreraient des résultats « largement supérieurs aux attentes », avec des performances dépassant celles de l’Apple A18 et rivalisant avec le procédé 3 nm de TSMC. Selon la feuille de route dévoilée par Huawei, l’objectif est d’atteindre d’ici 2031 une densité de 400 MTr/mm² et une fréquence de 5,0 GHz, niveaux correspondant alors à un procédé de 1,4 nm. Les experts soulignent que le « pliage logique » n’est pas un concept entièrement nouveau, mais qu’il revêt une importance stratégique majeure pour Huawei, qui parvient ainsi à le mettre en œuvre malgré les restrictions, uniquement avec des équipements DUV. À l’avenir, cette technologie devrait également servir aux puces IA Ascend et aux clusters de centres de données, en remplacement des produits Nvidia actuellement limités sur le marché chinois.